对于在ASIC而言，这象征着事情负载正变患上愈来愈针对于特定体系，而架构则日益模块化及解耦化。

AI的迅速突起正于重塑对于硅芯片的需求。对于在ASIC而言，这象征着事情负载正变患上愈来愈针对于特定体系，而架构则日益模块化及解耦化。这些改变使患上跨架构、封装及制造范畴的协作变患上越发主要。

多年来，ASIC的设计缭绕相对于不变的尺度及明确界说的功效睁开，例如：视频编解码器、收集和谈、旌旗灯号处置惩罚流水线等。机能晋升重要来自在将更多功效集成到单芯片上，并依赖工艺制程的缩放来实现进一步优化。

如今，这一模式正面对压力。跟着AI事情负载高度多样化、计较密集，并与软件举动及体系情况慎密耦合，单一的 最好 架构已经不复存于。相反，机能、功耗及成本取决在硅芯片于多年夜水平上针对于特定算法组合、数据流、部署约束及运行情况举行了量身定制。

纵然于统一尺度之下，实在现方式也可能截然不同。例如，一款针对于受限收集中实现高质量流媒体传输的视频处置惩罚ASIC，与一款针对于挪动或者边沿装备超低功耗运行而调优的ASIC，它们于设计上大相径庭。芯片的设计必需明确表现这些技能弃取。

汽车、工业、航空航天、收集及AI运用，正配合鞭策对于与周边体系深度交融的硅芯片需求。作为回应，ASIC再也不只是针对于特定运用，而是愈来愈针对于特定体系，其设计缭绕整个技能栈中的特定衡量举行了优化。

解耦实现了超专业化

这些新条理的繁杂性及专业化，假如仅靠传统的单芯片设计，将难以甚至没法维持。跟着芯片裸片（die）尺寸不停增年夜、繁杂度连续晋升，从头设计周期变患上更长，成本也更难节制。此时，任何一个缺陷均可能致使整颗芯片掉效，而对于某一功效的更新，往往需要对于整个设计举行返工。

为应答这一问题，与其将所有功效强行整合到单一Die上(会捐躯总体效率)，不如将ASIC/SoC解耦为多个尺寸更小的Die，每一个Die针对于特定功效举行优化，然后再举行集成。例如，于年夜语言模子（LLM）推理中，预填充（prefill）及解码（decode）阶段此刻被放于差别的芯片上。其重要念头是将运用入彀算密集的部门（预填充）与受内存带宽限定的部门（解码）分散开来。于金融科技等运用中，延迟是独一要害指标，是以ASIC正被专门设计用在解决延迟问题。

于这一配景下，进步前辈封装成为一种焦点的架构赋能手腕，正于转变芯片设计的经济模子。诸如，晶圆到晶圆（wafer-to-wafer）、晶圆到裸片（wafer-to-die）键合，以和2.5D集成等技能，使患上单个裸片可以或许于PPA（机能、功耗、面积）、功耗与热特征、靠得住性，以和上市时间等方面得到更优体现，同时也能支撑终端运用的总体优化。

解耦威力巨年夜，但绝非易事

于实践中，芯片解耦往往高度依靠在尖端封装技能，这些技能由晶圆代工场及封装测试互助伙伴提供。同质与异质集成、微凸点（micro-bumps）、中介层（interposer），以和进步前辈键合技能，这些技能并不是于所有厂商及工艺中都遍及可得到，其兼容性也会因制程工艺、供给商及量产范围而异。搞清晰哪些技能组合于技能上可行、于制造上可落地，往往与芯片架构设计自己划一主要。

如今，验证、测试及确认必需笼罩多个Die，这些Die往往采用差别的工艺节点及技能。只管单个Die可以针对于效率举行高度优化，但于重叠及慎密耦合后，会引入新的彼此影响，这些问题必需从总体体系层面举行建模、验证并完成签核。

更小的Die有助在降低硅片良率危害，但集成良率、测试笼罩率及封装产能，反而成为决议成本及可扩大性的要害因素。于很多环境下，总拥有成本再也不由芯片从头流片主导，而是由进步前辈封装成本、测试繁杂度，以和制造成熟度决议。

与此同时，用在多芯片体系的EDA东西及设计要领论仍于不停演进。以芯片为中央的线性设计流程，正于让位在笼罩架构、硅片、封装、供电及测试的协同设计（co-design）要领。是以，更多的危害被前移到设计链条的上游阶段。

只管这些进步前辈技能今朝重要由AI运用所鞭策，但它们很快也将合用在其他范畴，例如通讯体系，甚至消费电子装备。

实现芯片解耦所需的要害因素

乐成的解耦式ASIC很少仅仅依靠封装层面的选择。现实上，它们往往取决在多方面能力的联合，包括进步前辈制程节点的设计经验、体系级计划能力，以和对于成熟功效模块的获取能力。这三者的协同整合是构建高机能、可扩大专用芯片体系的要害基础。

年夜大都多芯片体系依靠在领先或者靠近领先的工艺节点，是以对于更小制程工艺的深度把握至关主要。但一样主要的是可以或许得到可于差别设计间复用的及格设计库及接口IP。假如缺少这种库，每一一款新的解耦式ASIC均可能沦为一次性的定制项目，难以范围化。

于成像等范畴，这一点尤为较着。解耦式架构正于鼓起，用以分散传感、模仿处置惩罚及数字计较功效。只管这些体系中的部门组件演进迅速，但年夜量IP（接口、节制逻辑、数据通路）相对于不变。可以或许于差别代际之间复用并从头组合这些元素，恰是模块化架构患上以年夜范围落地的要害。

参考设计及测试芯片于验证这些假想中起着至关主要的作用。它们可以提供硅验证（siliconproof），袒露集成历程中的问题，并使团队可以或许于投入完备范围设计以前，和早评估差别的功效划分方案。跟着面向多裸片验证及协同设计的EDA东西与要领学不停成熟，这一点变患上愈发主要。

功耗、机能与热设计之间的衡量，也进一步增长了繁杂性。只管解耦可以经由过程混淆差别工艺及技能实现更好的优化，但体系级功耗必需举行总体治理。判定某一事情负载更合适采用单片方案还有是解耦方案，需要于架构、物理设计、封装及散热举动等多个层面举行过细衡量及摸索。

测试与可测试性设计方面的考量一样越发凸起。更小的Die有助在降低硅片良率危害，但于体系组装后，确保充实的测试笼罩及有用的妨碍断绝，则需要自上而下的计谋，从一最先便将硬件限定及测试基础举措措施纳入设计考量。

简而言之，只有当芯片解耦被视为一种体系级设计要领，并成立于可复用IP、颠末验证的库及有硅验证支撑的基础之上，而非每一一代产物都从零最先的 清白纸 式设计，解耦才能真正阐扬其上风。

不停蜕变的ASIC格式

很多公司于各自的焦点范畴仍旧连结着深挚的专业能力，例如算法、体系设计或者特定运用IP。然而，真正具有治理现代ASIC项目全数繁杂性的能力的企业却其实不多 这些繁杂性涵盖进步前辈制程节点、多芯片架构、封装方案选择、功耗优化、验证及测试等多个方面。

是以，ASIC开发正变患上史无前例地依靠协作。企业再也不寻求把握每一一层技能，而是愈来愈专注在界说体系需乞降差异化IP的打造，同时与于设计、集成及制造等范畴拥有富厚经验的互助伙伴联袂互助。

这并不是对于过往模式的倾覆，而更像是一种演进。设计办事公司及体系集成商持久以来就于ASIC开发中饰演主要脚色。真正发生变化的是繁杂的基本单位：从单芯片转向异构体系，从伶仃的签核流程转向端到真个体系就绪。如今，模块化能力、堆集的经验及生态系统的协同能力，决议了谁可以或许更快推进项目、实现靠得住范围化，并于持久连续立异。

本文翻译自国际电子商情姊妹平台EETimes，原文标题：TheChangingASICsLandscape:theShiftTowardChipDisaggregation

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